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仕事内容その他職種
LSI回路設計のフロントエンドからバックエンドまでを担当し、設計・検証やPPA最適化を推進する求人です。大規模FPGA、RTL、STA、EDAツールなどの実務経験を活かし、LSI開発の意思決定やプロジェクト推進に携わります。
主な仕事内容
- LSI回路設計におけるフロントエンドからバックエンドまで、一貫した高度な専門性に基づき、プロジェクトを牽引していただきます。
- 顧客要求仕様に基づき、アーキテクチャ検討からRTL設計、機能検証までを一貫して担当し、設計品質と検証カバレッジの最大化を追求します。
- 複雑な新規ブロックのRTL設計および先進的な検証環境構築を主導し、形式検証やプロトタイピングを用いた検証戦略の立案と実行を担います。
- 大規模かつ複雑なLSI機能の早期検証を目的としたFPGAベースのプロトタイピング環境構築をリードします。
- テラゲートクラスの大規模SoCにおけるタイミング収束、消費電力最適化、面積効率の最大化を目標に物理設計まで推進します。
- 設計フローの自動化、解析効率向上、データハンドリング最適化を目的としたスクリプト開発を主導していただきます。
やりがい
- 微細化、複雑化が進むLSI設計において、既存の手法では解決が難しい課題に直面する機会が多くあります。
- 設計の初期段階から最終的なテープアウトまで、LSI開発の重要な意思決定に関与し、プロジェクトの成功に直接貢献できるポジションです。
キャリアパス
- 特定の専門領域における技術リーダーとして、アーキテクチャの方向性を決定し、LSI全体の設計品質と性能を保証する役割を担います。
募集要項最終確認 9/11
- 雇用形態
- 正社員
- 想定年収
- 400〜550万円/年
- 勤務地
- 東京都
- 働き方
- オフィス出社
- 年間休日
- 125日
- 職種
- その他職種
- 経験年数
- 1年以上
- 掲載日
- 9/11
- 最終確認
- 9/11
応募資格（必須）
- EADツールの使用経験経験
- 大規模FPGA設計、合成、FPGAインプリの実践的な経験1年以上
- XILINX開発ツール（VIVADO）を含む複数のFPGA開発ツールの深い知識と最適化ノウハウ
- 複雑なRTL設計および先進的な検証手法（UVM/SystemVerilog等）の実務経験1年以上
- STAツール（PrimeTime/Tempus等）を用いたタイミング検証の実務経験
- TCL、Perl、Python、C等を用いたスクリプト開発経験。
- 主要なLSI設計向けEDAツール（Synopsys, Cadence, Siemens EDA等）の実践的な使用経験と、複雑な設計フローにおける適用経験。
歓迎する経験
- ご経験のブランクが3年以内であれば、ご相談は可能です。
待遇・福利厚生
- 会社指定休日
- 出産育児・介護休業制度
- 国民の祝日
- 完全週休2日制
- 年次有給休暇
- 年間休日125日以上
- 社会保険完備
求めるスキル・経験
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