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Senior Physical Design Engineer
給与
500〜1000万円/年※ 募集要項に記載のレンジ。実額は選考で決まります
- 勤務地
- 東京都港区
- 雇用形態
- 正社員
- 働き方
- 記載なし
- 年間休日
- 125日
完全週休2日
仕事内容ハードウェアエンジニア
FPT Semiconductorにて、電源管理ICおよびIoT ICのフィジカルデザインエンジニアを募集。FloorplanからGDS OutまでのPDフロー全体を推進し、タイミング・パワー・エリアの最適化やSignoff対応を担当する。将来的にはTech Lead / Architectへのステップアップ機会がある。勤務地は東京・福岡。年収500万〜1000万円。
業務内容（Job Description）
- Physical Designフロー全体の推進：Floorplan～PnR～Signoff～GDS Outまで担当し、ブロックレベルのPhysical DesignおよびSignoff収束を自立して推進（Fusion Compiler等の実務経験）。Timing、Power、Area（PPA）を総合的に最適化し、設計収束をリード。
- 設計課題の解析・改善：STA、IR Drop、クロストーク等の課題を分析し、配置配線やECOによる改善を実施。
- タイミング解析・収束対応：SDCの作成・管理、STA、およびタイミング収束に向けた最適化を推進。
- Physical Verification／Signoff対応：DRC／LVS、Timing Signoff、IR/EM Signoff等の課題を解決し、Tape out品質を確保。
- 関連部門との連携：Front-end、DFT、STA等の関連チームと連携し、設計品質の確保および上流工程へのフィードバックを実施。
募集要項最終確認 8/5
- 雇用形態
- 正社員
- 想定年収
- 500〜1000万円/年
- 勤務地
- 東京都港区
- 働き方
- 記載なし
- 年間休日
- 125日
- 職種
- ハードウェアエンジニア
- 経験年数
- 5年以上
- 掲載日
- 6/30
- 最終確認
- 8/5
応募資格（必須）
- 電子工学／電気工学／コンピュータ工学、または同等の学士号
- フィジカルデザインの実務経験 5年以上
- Floorplan～PnR～SignoffまでのPDフロー全体におけるハンズオン経験
- Fusion Compiler、Innovus等のPhysical Designツールの実務経験
- CTS（Clock Tree Synthesis）構築およびTiming Closureの経験
- タイミングレポートを解析し、違反の原因特定および改善戦略策定ができること
- 物理レイアウト検証（DRC/LVS等）の経験
- Timing、IR/EM等のSignoff課題への対応経験
待遇・福利厚生
- クラブ活動支援
- 単身赴任帰省旅費補助
- 慶弔見舞金
- 有給休暇（10日〜20日）
- 特別休暇
- 自己啓発サポート制度
- 退職金制度
求めるスキル・経験
この求人はＦＰＴジャパンホールディングス株式会社の採用ページの掲載内容をもとに構成しています。応募条件の最新情報は募集元をご確認ください。
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- 衛星システム設計(衛星コンステレーション)
- 衛星運用設計(衛星コンステレーション)
- 衛星システム試験
- 電磁レジリエンス、電磁セキュリティの分野での技術評価・検討/開発/販売等
- 電子電装部品実験評価
- 重合反応プロセス向け自動連続測定システム開発エレキエンジニア
募集元の採用ページから応募できます
応募はＦＰＴジャパンホールディングス株式会社の採用ページで受け付けています。このページは採用ページの掲載内容をもとに構成しているため、最新の応募条件は募集元でご確認ください。
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